電路提取

根據晶片解剖拍照後獲取的圖像背景,對晶片提圖區域進行圖像識別,通過單元放置、線網繪製(可自動識別),孔 /引腳自動吸附連接、ERC檢查與調試,最終轉換為平坦化原理圖的過程。 為了保證電路提取的正確率,採用兩遍線網提取的方式,然後進行網表對比驗證(即SVS驗證),最終得到平坦化原理圖。導出標準資料格式(EDIF200, CDL, SPICE, Verilog, etc.)